VHDL ile ‘and’ Kapısı

VHDL ile yazdığım 2 girişli and (ve) kapısı kodu aşağıdaki gibidir.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity and_gate is
	Port(	data0	: in	STD_LOGIC;     --bu bölümde data0, data1 isimli
		data1	: in	STD_LOGIC;     --girişleri, out0 isimli çıkışı
		out0	: out	STD_LOGIC);    --bulunan bir modül tanımlanmıştır.
	end and_gate;

architecture Behavioral of and_gate is
	begin                                  --burada data0 ve
		out0<=data0 and data1;         --data1 and işlemi yaparak
	end Behavioral;                        --sonuç out0 yapılmıştır

VHDL dilinde temel kodları paylaşmaya devam edeceğim.  Bir süre sonra bir üst seviye kodlara geçeceğiz.