Merhabalar,
Bugün verilogda and ve or kapılarını tasarlayacağız.
AND Kapısı:
module and_kapisi(a,b,c);
input a,b;
output c;assign c = a & b;
endmodule
Yukarıdaki kodda “and_kapisi” modülünü tanımladık ve giriş-çıkışları belirttik. Buna göre “a” ve “b” giriş (input) işareti, “c” çıkış (output) işareti oldu.
“assign” komutu ile “c” çıkışına “a” ve “b” nin and işlemi sonucu atanır. Verilogda and işlemi “&” ile yapılır. Verilog kodumuzu Xilinx ISE aracıyla sentezlediğimizde RTL Şematiği aşağıdaki gibi olmaktadır.
OR Kapısı:
module or_kapisi(a,b,c);
input a,b;
output c;assign c = a | b;
endmodule
Bu kodda “or_kapisi” modülünü tanımladık ve giriş-çıkışları belirttik. Giriş ve çıkış işaretlerini yukarıda yaptığımız gibi atadık.
“c” çıkışına “a” ve “b” nin or işlemi sonucunu atadık. Verilogda or işlemi “|” (Alt Gr + tire işareti) ile yapılır. Kodumuzu Xilinx ISE aracıyla sentezlediğimizde RTL Şematiği aşağıdaki gibi olmaktadır.
Böylece Verilog HDL dili ile temel seviye çalışması olarak AND ve OR kapılarını gerçekledik.
Bir sonraki çalışmada görüşmek üzere. İyi günler..
electronious 